课件内容：
设计工具与实验环境
1.1 课程介绍
1.2 Verilog/SystemVerilog语法概要
1.3 Quartus设计流程
1.4 FPGA验证流程
组合逻辑电路的Verilog描述
2.1 组合逻辑电路的 Verilog描述
2.2 三态门和多路器实验
2.3 七段译码器实验
时序逻辑电路的Verilog描述
3.1 时序逻辑电路的Verilog描述
3.2 寄存器组（堆）实验
3.3 流水灯与移位寄存器实验
3.4 计数器与分频器实验
3.5 有限状态机的Verilog HDL描述
3.6 彩灯控制器实验
计算机组成实验
4.1 加减运算电路实验
4.2 算术逻辑单元实验
4.3 数据通路实验
4.4 控制器实验
4.5 存储器实验
4.6 RISC-V指令系统实验
4.7 RISC-V微架构实验
单周期RISC-V CPU设计
5.1 实现addi指令
5.2 实现整数运算指令
5.3 实现访存指令
5.4 实现分支指令
5.5 支持27条指令
5.6 单周期RISC-V实速测试
流水线RISC-V CPU设计
6.1 只有一条addi指令的流水线RISC-V
6.2 初步实现流水线
6.3 解决流水线数据冲突
6.4 解决流水线控制冲突
6.5 流水线RISC-V实速测试
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