EDA原理及VHDL实现：从晶体管、门电路到Xilinx Vivado的数字系统设计
出版时间：2016年版
丛编项： 高等学校电子信息类专业系列教材
内容简介
本书是为高等学校电子信息类及其相关专业编写的数字系统设计教材。本书共分为11章，主要内容包括数字逻辑基础、可编程逻辑器件工艺和结构、Vivado集成开发环境IP设计流程、Vivado集成开发环境VHDL设计流程、VHDL语言规范、基本数字单元VHDL描述、VHDL数字系统设计和实现、创建和封装用户IP设计和实现、Vivado调试工具原理及实现、数字系统高级设计方法及数模混合系统设计。本书以Xilinx Artix 7系列FPGA器件和Xilinx*新一代的Vivado 2015.4集成开发环境为设计平台，根据数字系统设计课程的教学要求以及作者多年的教学经验，将本科传统的数字电子技术（数字逻辑）课程与复杂数字系统设计课程相融合，遵循循序渐进，由浅入深的原则，内容涵盖了晶体管、门电路、数字逻辑理论、组合逻辑和时序逻辑、可编程逻辑器件结构、Vivado集成开发环境设计流程、VHDL语言、VHDL复杂数字系统设计、IP封装与调用、在线逻辑分析仪工具以及数模混合系统设计等方面。为了方便教师的教学和学生的自学，书中列举了大量的设计实例，并提供了配套教学资源（详见书中的学习说明）。本书可作为本科生和研究生学习数字系统设计相关课程的教材，也可作为从事Xilinx FPGA设计的工程技术人员的参考用书，同时也可作为Xilinx大学计划培训的授课教材。
目录序Ⅲ
前言Ⅴ
学习说明Ⅶ
第1章数字逻辑基础
1.1数字逻辑的发展史
1.2开关系统
1.2.10和1的概念
1.2.2开关系统的优势
1.2.3晶体管作为开关
1.2.4半导体物理器件
1.2.5半导体逻辑电路
1.2.6逻辑电路符号描述
1.3半导体数字集成电路
1.3.1集成电路的发展
1.3.2集成电路构成
1.3.3集成电路版图
1.4基本逻辑门电路分析
1.4.1基本逻辑门电路的描述
1.4.2逻辑门电路的传输特性
1.4.3基本逻辑门集成电路
1.4.4不同工艺逻辑门的连接
1.5逻辑代数理论
1.5.1逻辑代数中运算关系
1.5.2逻辑函数表达式
1.6逻辑表达式的化简
1.6.1使用运算律化简逻辑表达式
1.6.2使用卡诺图化简逻辑表达式
1.6.3不完全指定逻辑功能的化简
1.6.4输入变量的卡诺图表示
1.7毛刺产生及消除
1.8数字码制表示和转换
1.8.1数字码制表示
1.8.2数字码制转换
1.9组合逻辑电路
1.9.1编码器
1.9.2译码器
1.9.3码转换器
1.9.4数据选择器
1.9.5数据比较器
1.9.6加法器
1.9.7减法器
1.9.8加法器/减法器
1.9.9乘法器
1.10时序逻辑电路
1.10.1时序逻辑电路类型
1.10.2时序逻辑电路特点
1.10.3基本SR锁存器
1.10.4同步SR锁存器
1.10.5D锁存器
1.10.6D触发器
1.10.7其他触发器
1.10.8普通寄存器
1.10.9移位寄存器
1.10.10存储器
1.11有限自动状态机
1.11.1有限自动状态机原理
1.11.2状态图表示及实现
1.11.3三位计数器
第2章可编程逻辑器件工艺和结构
2.1可编程逻辑器件的发展历史
2.2可编程逻辑器件工艺
2.3简单可编程逻辑器件结构
2.3.1PROM原理及结构
2.3.2PAL原理及结构
2.3.3PLA原理及结构
2.4CPLD原理及结构
2.4.1功能块
2.4.2宏单元
2.4.3快速连接矩阵
2.4.4输入输出块
2.5FPGA原理及结构
2.5.1查找表结构及功能
2.5.2可配置的逻辑块
2.5.3时钟资源
2.5.4时钟管理模块
2.5.5块存储器资源
2.5.6互联资源
2.5.7专用的DSP模块
2.5.8输入和输出块
2.5.9吉比特收发器
2.5.10PCIE模块
2.5.11XADC模块
2.6CPLD和FPGA比较
2.7Xilinx可编程逻辑器件
2.7.1Xilinx CPLD芯片介绍
2.7.2Xilinx FPGA芯片介绍
2.7.3Xilinx PROM芯片介绍
第3章Vivado集成开发环境IP核设计流程
3.1IP的基本概念
3.1.1IP核来源
3.1.2IP核的提供方式
3.1.3IP核优化
3.2Vivado工具设计流程
3.3Vivado IP数字系统的设计与实现
3.3.1建立新的设计工程
3.3.2修改工程设置属性
3.3.3创建块设计
3.3.4生成设计输出文件
3.4XDC文件原理及添加方法
3.4.1XDC的特性
3.4.2约束文件的使用方法
3.4.3约束顺序
3.4.4XDC约束命令
3.4.5添加XDC文件
3.5查看综合后的结果
3.6查看实现后的结果
3.7生成和下载比特流文件
3.7.1生成比特流文件
3.7.2下载比特流文件
3.8生成和下载PROM文件
第4章Vivado集成开发环境VHDL设计流程
4.1创建新的设计工程
4.2修改工程属性
4.3创建并添加一个新的设计文件
4.4RTL详细描述和分析
4.4.1详细描述的原理
4.4.2详细描述的过程
4.5设计综合和分析
4.5.1综合过程的关键问题
4.5.2执行设计综合
4.5.3综合报告的查看
4.6设计行为级仿真
4.7创建实现约束文件XDC
4.7.1实现约束的原理
4.7.2I/O规划器功能
4.7.3实现约束过程
4.8设计实现和分析
4.8.1设计实现原理
4.8.2设计实现及分析
4.9设计时序仿真
4.10生成并下载比特流文件
4.10.1生成比特流文件
4.10.2下载比特流文件到FPGA
4.11生成并烧写PROM文件
第5章VHDL语言规范
5.1VHDL程序结构和配置
5.1.1VHDL程序结构框架
5.1.2VHDL实体
5.1.3VHDL结构体
5.1.4配置声明
5.2VHDL语言描述风格
5.2.1行为描述
5.2.2数据流描述
5.2.3结构化描述
5.3VHDL语言要素
5.3.1字符集
5.3.2语言要素、分隔符和分界符
5.3.3标识符
5.3.4抽象文字
5.3.5字符文字
5.3.6字符串文字
5.3.7比特字符串文字
5.3.8注释
5.3.9保留字
5.3.10允许的字符替换
5.4VHDL设计资源共享
5.4.1库的声明和调用
5.4.2子程序和函数声明
5.4.3函数体和子程序体
5.4.4子程序和函数重载
5.4.5解析函数
5.4.6包声明
5.4.7包体
5.5VHDL类型
5.5.1标量类型
5.5.2复合类型
5.5.3访问类型
5.5.4文件类型
5.5.5保护类型
5.6VHDL声明
5.6.1类型声明
5.6.2子类型声明
5.6.3对象
5.6.4属性声明
5.6.5元件声明
5.6.6组模板声明
5.6.7组声明
5.7VHDL说明
5.7.1属性说明
5.7.2配置说明
5.7.3断开说明
5.8VHDL名字
5.8.1简单名字
5.8.2选择名字
5.8.3索引名字
5.8.4切片名字
5.8.5属性名字
5.9VHDL表达式
5.9.1VHDL操作符
5.9.2VHDL操作数
5.10VHDL顺序描述语句
5.10.1wait语句
5.10.2断言和报告语句
5.10.3信号分配语句
5.10.4变量分配语句
5.10.5子程序调用语句
5.10.6if语句
5.10.7case语句
5.10.8loop语句
5.10.9next语句
5.10.10exit语句
5.10.11return语句
5.10.12null语句
5.11VHDL并发描述语句
5.11.1块语句
5.11.2进程描述语句
5.11.3并行过程调用语句
5.11.4并行断言语句
5.11.5并行信号分配语句
5.11.6元件例化语句
5.11.7生成语句
第6章基本数字逻辑单元的VHDL描述
6.1组合逻辑电路的VHDL描述
6.1.1逻辑门的VHDL描述
6.1.2编码器的VHDL描述
6.1.3译码器的VHDL描述
6.1.4多路选择器的VHDL描述
6.1.5数字比较器的VHDL描述
6.1.6总线缓冲器的VHDL描述
6.2数据运算操作的VHDL描述
6.2.1加法操作的VHDL描述
6.2.2减法操作的VHDL描述
6.2.3乘法操作的VHDL描述
6.2.4除法操作的VHDL描述
6.2.5算术逻辑单元的VHDL描述
6.3时序逻辑电路的VHDL描述
6.3.1触发器和锁存器的VHDL描述
6.3.2计数器的VHDL描述
6.3.3移位寄存器的VHDL描述
6.3.4脉冲宽度调制PWM的VHDL描述
6.4存储器的VHDL描述
6.4.1ROM的VHDL描述
6.4.2RAM的VHDL描述
6.5有限自动状态机的VHDL描述
6.5.1FSM设计原理
6.5.2FSM的分类及描述
第7章VHDL数字系统设计和实现
7.1设计所用外设的原理
7.1.1LED灯驱动原理
7.1.2开关驱动原理
7.1.3七段数码管驱动原理
7.1.4VGA显示器原理
7.1.5通用异步接收发送器原理
7.2系统设计原理
7.3创建新的设计工程
7.4VHDL数字系统设计流程
7.4.1设计分频时钟模块2
7.4.2设计和仿真计数器模块
7.4.3设计顶层模块
7.4.4设计和例化分频时钟模块1
7.4.5设计七段数码管模块
7.4.6设计和例化分频时钟模块3
7.4.7设计和例化通用异步收发器模块
7.4.8设计和例化分频时钟模块4
7.4.9设计和例化VGA控制器模块
第8章创建和封装用户IP设计和实现
8.1Vivado定制IP流程导论
8.2封装用户定义IP核设计流程
8.2.1创建新的封装IP设计工程
8.2.2添加VHDL设计源文件
8.2.3设置定制IP的库名和目录
8.2.4封装定制IP的实现
8.3调用用户自定义IP实现流程
8.3.1创建新的调用IP工程
8.3.2设置包含调用IP的路径
8.3.3创建基于IP的系统
8.4系统行为级仿真
8.5系统设计综合
8.6系统实现和验证
第9章Vivado调试工具原理及实现
9.1设计调试原理和方法
9.2FIFO IP的生成和调用
9.2.1创建新的工程
9.2.2添加FIFO IP核
9.2.3添加顶层设计文件
9.2.4添加XDC文件
9.3网表插入调试探测流程方法及实现
9.3.1网表插入调试探测流程的方法
9.3.2网表插入调试探测流程的实现
9.4使用添加VHDL属性调试探测流程
9.5使用VHDL例化调试核调试探测流程
第10章数字系统高级设计方法
10.1数字系统设计目标
10.2时序基本概念
10.2.1基本术语
10.2.2时序路径
10.2.3建立和保持松弛
10.2.4去除和恢复检查
10.3逻辑复制和复用
10.3.1逻辑复制
10.3.2逻辑复用
10.4并行和流水线
10.4.1并行设计
10.4.2流水线设计
10.5同步和异步单元处理
10.5.1同步单元处理
10.5.2异步单元处理
10.6逻辑结构处理
10.6.1逻辑结构设计方法
10.6.2if和case语句的使用
第11章数模混合系统设计
11.1模数转换器原理
11.1.1模数转换器的参数
11.1.2模数转换器的类型
11.2数模转换器原理
11.2.1数模转换器的参数
11.2.2数模转换器的类型
11.3基于XADC的信号采集和处理原理及实现
11.3.1XADC模块原理
11.3.2XADC原语
11.3.31602模块原理
11.3.4信号采集、处理和显示的实现
11.4基于DAC的信号发生器的设计原理及实现
11.4.1D/A转换器工作原理
11.4.2函数信号产生原理
11.4.3设计实现