《EDA技术与Verilog》PPT课件 黄继业 杭州电子科技大学

 
课件内容： 
EDA技术概述 
掌握EDA的技术背景、发展情况、应用领域和研究现状；理解基于EDA的FPGA和CPLD以及常用EDA工具软件的发展和应用情况、常用的硬件描述语言的应用与发展情况；理解基于EDA软件的FPGA/CPLD开发流程和ASIC设计流程；了解本课程的特点与学习方法。 
1-1 什么是EDA 
1-2 HDL简介 
1-3 设计层次与综合 
1-4 FPGA设计流程 
1-5 常用EDA工具 
1-6 IP 
1-7 EDA发展趋势 
FPGA与CPLD的结构原理 
理解几类常用的大规模可编程逻辑器件的结构和工作原理。能够对CPLD的乘积项原理和FPGA的查找表原理进行剖析。了解相关的编程下载和测试技术 
2-1 可编程逻辑器件概述 
2-2 简单PLD结构原理 
2-3 CPLD的结构原理 
2-4 FPGA的结构原理 
2-5 硬件测试 
2-6 CPLD/FPGA的编程与配置 
组合电路的Verilog设计 
理解简单组合电路设计方法，掌握Verilog HDL语言的基础知识，包括用HDL语言对数字电路硬件进行描述的概念，Verilog HDL 的基本语法与常用语句，能够用Verilog HDL语言对一般组合电路进行描述与设计，包括组合电路描述的一般方法，通过参数化、循环、任务与函数等语句结构描述复杂组合电路的方法，三态门与双向端口的描述方法。 
3-1 半加器电路的Verilog描述 
3-2 多路选择器的Verilog描述 
3-3 Verilog加法器设计 
3-4 组合逻辑乘法器设计 
3-5 RTL概念 
时序电路的Verilog设计 
能够运用Verilog HDL语言对基本时序电路的描述，包括触发器与锁存器的描述方法，不同复位与使能方式的实现，计数器、移位寄存器等基本时序电路的描述。掌握各种计数器类型的Verilog设计与详细分析。 
4-1 DFF的Verilog表述 
4-2 D-Latch的Verilog表述 
4-3 同步与异步 
4-4 二进制计数器的Verilog表述 
4-5 移位寄存器的Verilog表述与设计 
4-6 可预置型计数器设计 
EDA工具应用 
能够运用Quartus软件工具，掌握参数可设置模块库(LPM)的应用，包括一些常用模块的功能、参数含义、使用方法、硬件描述语言模块参数设置及调用方法。掌握LPM宏功能模块的使用方法，理解相关的Verilog语言现象、语句结构及其用法。。 
5-1 Verilog程序输入和编译 
5-2 仿真测试 
5-3 引脚锁定与硬件测试 
5-4 时序电路硬件设计与仿真示例 
5-5 SignalTapII的使用方法 
5-6 属性表述与编译控制 
5-7 计数器LPM模块调用 
5-8 LPMRAM的设置和调用 
5-9 LPM_ROM的定制和使用 
5-10 在系统存储器数据读写编辑器应用 
5-11 FPGA中嵌入式PLL 
5-12 In-SystemSourcesandProbesEditor使用方法 
实验1：模可控计数器设计 
能够使用Verilog HDL设计一个模可控计数器，使用Quartus 进行综合适配，用ModelSim进行功能仿真 
实验1：模可控计数器设计（1） 
实验1：模可控计数器设计（2） 
实验1：模可控计数器设计（3） 
Verilog设计深入 
能够解释更多的Verilog的语法现象，以及设计中的难点，包括阻塞与非阻塞两类过程赋值语句的特点、区别与用法。理解RTL级描述设计的概念与方法，包括Verilog HDL描述的层次与风格，寄存器传输操作的概念，通过数据通路与控制通路划分进行RTL级描述设计的思想与方法。。 
6-1 阻塞赋值与非阻塞赋值 
6-2 不完整条件语句与时序电路的关系 
6-3 If与case 
6-4 三态的Verilog描述 
6-5 双向端口设计 
6-6 库元件和UDP用法 
实验2：正弦波信号发生器 
能够使用ROM模块设计一个正弦波信号发生器，能够使用SignalTap II嵌入式逻辑分析仪进行硬件调试 
实验2：正弦波信号发生器（1） 
实验2：正弦波信号发生器（2） 
实验2：正弦波信号发生器（3） 
Verilog仿真与TestBench 
能够了解Verilog 行为仿真流程和工具，掌握Verilog 行为仿真系统函数和语句，理解Verilog 行为仿真测试平台（ TestBench）的设计实现与验证。并能够掌握基于ModelSim的Verilog 行为仿真的实现过程。 
7-1 VerilogHDL仿真流程 
7-2 VerilogHDLTestBench仿真 
7-3 HDL仿真实例 
7-4 Verilog系统任务和系统函数 
7-5 延时模型 
7-6 仿真激励与Verilog数字系统仿真 
实验3：VGA显示控制电路设计 
能够使用Verilog HDL描述电路，实现VGA的彩条显示与彩格显示控制 
实验3：VGA显示控制电路设计（1） 
实验3：VGA显示控制电路设计（2） 
实验3：VGA显示控制电路设计（3） 
有限状态机设计技术 
能够解释Verilog设计不同类型有限状态机的方法，包括Verilog状态机的一般形式，Moore型状态机设计，Mealy型状态机设计，理解EDA工具和设计实现中如优化、毛刺的处理及不同编码方式的设计。 
8-1 Verilog状态机的一般形式 
8-2 Moore型状态机及其设计 
8-3 ADC采样控制状态机设计 
8-4 序列检测状态机设计 
8-5 Mealy型状态机设计 
8-6 状态机编码 
8-7 安全状态机设计 
实验4：序列检测器设计 
能够使用Verilog HDL设计一个简单的基于状态机的串行序列检测器 
实验4：序列检测器设计（1） 
实验4：序列检测器设计（2） 
实验4：序列检测器设计（3） 
系统设计优化 
能够解释EDA技术在实际应用时的优化技术，包括资源共享、逻辑优化、串行化三种资源优化方法，流水线设计、寄存器配平、关键路径等速度优化方法，理解时序分析的基本概念，能够使用 与优化配合的时序分析工具软件。 
9-1 资源共享 
9-2 逻辑优化 
9-3 串行化 
9-4 流水线设计 
9-5 乒乓操作法、 
9-6 寄存器配平法 
9-7 关键路径法 
9-8 静态时序分析基本概念 
9-9 静态时序分析与设计约束 
实验5：乐曲硬件演奏电路设计 
能够使用Verilog HDL设计一个乐曲硬件演奏电路 
实验5：乐曲硬件演奏电路设计（1） 
实验5：乐曲硬件演奏电路设计（2） 
实验5：乐曲硬件演奏电路设计（3） 
实验6：综合设计实验（阿里云FPGA云） 
结合课程内容，使用阿里FPGA云进行一次综合性设计，题目内容自定（基于FPGA的图像处理与智能识别、基于FPGA的AI应用）此内容为可选内容 
实验6：阿里云Intel FPGA平台实验 
实验6： 阿里云Xilinx FPGA平台实验 
数字系统设计与C综合 
掌握使用Verilog语音和EDA软件工具进行较为复杂数字系统设计的方法，包括16位实用CPU创新设计、MCU与FPGA片上系统的开发技术，以及借助类C语言的系统级综合工具，来实现快速系统设计的技术。 
10-1 MCU与FPGA的连接方法 
10-2 基于MCU软核的FPGA片上系统设计 
10-3 一种16位CPU的结构 
10-4 一种16位CPU的指令系统 
10-5 简单的CPU流水线设计 
10-6 HLS简介 
10-7 HLS设计举例 
10-8 OpenCL简介