《芯动力——硬件加速设计方法》PPT课件 邸志雄 西南交通大学

 
课件内容： 
概述 
熟悉数字芯片设计和FPGA设计流程，以及相关EDA工具。 
1.1 什么是集成电路 
1.2 数字集成电路设计流程 
高质量VerilogHDL描述方法 
课程收获：如何避免常见的VerilogHDL代码误区，如何在考虑性能、面积、功耗、后端实现的情况下，编写高质量代码。  
2.1 VerilogHDL可综合描述原则，常见语法描述对应的硬件电路结构 
2.2 在RTL书写中如何考虑延迟、面积等 
2.3 RTL设计指导原则。常见“面积换速度”的设计方法；流水线概述。 
同步电路与跨时钟域电路设计 
课程收获：学会理解经典跨时钟域同步电路设计原理；理解和掌握异步FIFO“空”“满”设计原理，掌握FIFO深度计算方法；理解“异步复位、同步释放”的原理和方法；理解 “一段式”、“两段式”、“三段式”状态机电路结构。 
3.1 亚稳态 
3.2 单bit信号的跨时钟传输电路、FIFO导言 
3.3 FIFO-空满信号生成机制与深度设计方法 
3.4 FIFO知识点总结 
3.5 同步复位异步释放电路设计 
3.6 状态机概述与分类 
3.7 两段式与三段式状态机的电路设计结构与分析 
逻辑综合 
课程收获：掌握DesignCompiler使用流程，并理解DesignCompiler的约束；掌握Synopsys TCL语言的应用方法。 
4.1 逻辑综合概述和基本知识 
4.2 标准单元工艺库中描述了哪些信息 
4.3 逻辑综合中如何施加时序约束 
4.4 逻辑综合中如何施加环境约束 
4.5 逻辑综合中优化电路的常用方法 
4.6 掌握Synopsys TCL语言 
静态时序分析 
课程收获：理解建立时间与保持时间的计算原理，掌握多时钟下数据路径的建立时间和保持时间的检查方法。 
5.1 静态时序分析入门 
5.2 静态时序分析工具如何检查register2register路径的建立时间 
5.3 单周期路径的建立时间和保持时间检查方法 
5.4 快慢时钟交互路径如何检查建立时间和保持时间 
5.5 多时钟交互路径如何检查建立时间和保持时间 
FPGA硬件加速案例 
“FPGA硬件加速案例”采用了2018年全国大学生集成电路创新创业一等奖作品“基于Xilinx PYNQ FPGA的Softmax函数硬件加速设计”。 
FPGA硬件加速案例-人工智能算法中softmax函数的硬件加速设计 
基于平头哥E902处理器的SoC设计 
重点讲述开源RISC-V处理器玄铁E902与无剑100 架构、SoC集成、RTT移植等内容。课件与实验源代码见http://www.dizhixiong.cn/class5/ 
7.1 无剑100 SoC体系架构概述 
7.2 玄铁E902处理器与无剑100 SoC体系架构 
7.3 无剑100 SoC 异常与中断 
7.4 无剑100 SoC 开发工具介绍 
7.5 基于NexysVideo板卡的FPGA实现和I/O LAB实验 
7.6 RT-Thread Nano移植 
7.7 案例：无剑100SoC与softmax硬件加速IP的集成